无结晶体管开辟3D芯片新路径：纳米膜“卷对卷”堆叠三层硅电路
半导体行业正面临传统晶体管微缩的物理极限，而3D芯片被视为延续摩尔定律的关键方向。然而，传统3D集成工艺复杂、成本高昂。近日，伊利诺伊大学厄巴纳-香槟分校（UIUC）曹青教授团队在《自然》杂志发表研究，提出一种基于无结晶体管的颠覆性方案，利用“卷对卷”纳米膜技术，在三层硅层上构建出可工作的电路，为低成本、高性能3D芯片开辟全新路径。
什么是无结晶体管？
传统晶体管依赖源极和漏极之间的PN结（正-负半导体界面）来控制电流，制造过程涉及高精度掺杂和多次高温退火，工艺复杂且对3D堆叠中的下层电路产生热应力。无结晶体管则完全摒弃PN结，使用单一掺杂类型的硅纳米线或纳米膜，通过改变栅极电压调节沟道电阻来开关电流。这种结构天然简化了制造流程，且对热预算更友好，尤其适合多层堆叠。
关键创新：纳米膜“卷对卷”转移
团队的核心突破在于纳米膜转移技术。他们先在绝缘衬底上生长高质量的单晶硅纳米膜（厚度仅几纳米），然后像“卷保鲜膜”一样将薄膜剥离并转移到目标硅层上。通过重复这一过程，团队成功在三层硅层上分别制造了无结晶体管，并实现了层间互连，构建出完整的逻辑电路。
与传统的硅通孔（TSV）或外延生长方法相比，这种技术无需高温处理，避免了层间热损伤；同时，纳米膜可以预先在最优条件下制备，再转移至任意衬底，打破了单晶硅必须与衬底晶格匹配的限制。
性能与潜力
测试显示，三层堆叠的无结晶体管在开关比、亚阈值摆幅等关键指标上接近单层器件的水平，且层间互连电阻可控。尽管当前演示的电路规模较小（仅包含几十个晶体管），但该技术展示了可扩展性：理论上可以堆叠更多层数，且每层可独立优化材料与掺杂。
这一成果的意义在于：
- 降低3D芯片制造成本：无需昂贵的极紫外光刻（EUV）或多层对准工艺，利用现有成熟的薄膜沉积和剥离设备即可实现。
- 提升集成密度：垂直方向堆叠可绕过传统光刻的线宽限制，在相同芯片面积上容纳更多晶体管。
- 兼容异构集成：不同功能的材料（如硅、锗、化合物半导体）可以分别制备后转移到同一芯片的不同层，实现“材料按需分配”。
挑战与展望
目前该技术仍处于实验室阶段，主要挑战包括：
- 大面积均匀性：纳米膜转移过程易产生褶皱或裂纹，需要优化转移工艺以支持晶圆级生产。
- 层间对准精度：多层堆叠要求纳米级对准，当前手动操作精度不足，需开发自动对准工具。
- 热管理：多层电路发热集中，无结晶体管的散热设计需进一步研究。
尽管如此，UIUC团队的工作为3D芯片提供了一条“非主流”但极具潜力的技术路线。如果说传统3D集成是“搭积木”，那么无结晶体管加纳米膜转移更像是“摊煎饼”——逐层摊开、层层叠加。这种思路或许能让3D芯片从高端实验室走向大规模量产，为AI加速器、存算一体芯片和高密度存储器带来新的可能。
小结
无结晶体管与纳米膜转移技术的结合，跳出了传统CMOS微缩的思维定势，用“减法”简化了工艺，用“加法”拓展了维度。尽管距离商业化还需数年，但它为后摩尔时代的芯片设计提供了一个值得关注的新方向。